星空-基于XILINX FPGA的硬件设计总结之PCIE硬件设计避坑

基在XILINX FPGA的硬件设计总结之PCIE硬件设计避坑 时候：2024-12-17 10:44:47 手机看文章

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跟着FPGA的不竭成长，FPGA自己自带的PCIE硬核的数目愈来愈多，本文以ZU11EG为例介绍，若何进行对应的硬件引脚分派。

设计方针：ZU11EG FFVC1760封装，挂载4组NVME,接口为PCIE X4 ,

先我们先对ZU11EG的资本进行阐发，在UG1075中我们可以清晰的看到其包括4个PCIE块，别离位在X0Y2,X0Y3,XIY1,XIY0.

在文档PG213上我们可以看到以下：

总结上文：在硬件设计引脚分派的时辰我们需要知道：

1、一个GT Quad由四个GT车道构成。为PCIe IP选择GT Quads时，Xilinx 建议您在最接近PCIe硬块的处所利用GT Quad。固然这不是需要时，它将改良设计的位置，线路和时候。

2、需要留意PCIE lane 0的位置

3.按照些表格，这些表格按照以下内容肯定哪些GT库可供选择：IP自界说时代选择的PCIe块位置。

那若何验证本身的分派成果呢？终究在现实利用的时辰我们会利用到相干的IP核，最简单也是最靠谱的方式，是采取vivado新建工程，生成PCIE的IP核进行验证，以下图所示，可以清晰的知道对应的那些可用。

在FPGA硬件设计中，引脚分派是最主要的一步，也是最要害的一步。

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