星空-FPGA设计必须注意的设计原则

FPGA设计必需留意的设计原则 时候：2024-12-18 09:46:02 手机看文章

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1.面积与速度的均衡与交换

这里的面积指一个设计耗损 FPGA/CPLD 的逻辑资本的数目，对 FPGA 可以用耗损的 FF（触发器）和 LUT（查找表）来权衡，更一般的权衡体例可以用设计所占的等价逻辑门数。

速度指设计在芯片上不变运行，所能到达的最高频率，这个频率由设计的时序状态来决议，和设计知足的时钟要求，PAD to PAD time ，Clock Setup TIme，Clock Hold TIme，Clock-to-Output Delay 等浩繁时序特点量紧密亲密相干。

面积和速度这两个指标贯串 FPGA/CPLD 设计的时钟，是设计质量的评价的最终尺度。

面积和速度是一对对峙同一的矛盾体。要求一个同事具有设计面积最小，运行频率最高是不实际的。更科学的设计方针应当是在知足设计时序要求（包罗对设计频率的要求）的条件下，占用最小的芯单方面积。或在所划定的面积下，是设计的时序余量更年夜，频率跑的更高。这两种方针充实表现了面积和速度的均衡的思惟。

作为矛盾的两个构成部门，面积和速度的地位是纷歧样的。比拟之下，知足时序、工作频率的要求更主要一些，当二者冲突时，采取速度优先的准则。

从理论上讲，假如一个设计时序余量较年夜，所能跑的速度远远高在设计要求，那末就经由过程功能模块的复用来削减全部设计耗损的芯单方面积，这就是用速度的优势换取面积的节俭。反之，假如一个设计的时序要求很高，通俗方式达不到设计频率，那末一般可以经由过程将数据流串并转换，并行复制多个操作模块，对全部设计采纳乒乓操作和串并转换的思惟运行。

2. 硬件原则

硬件原则首要针对 HDL 代码编写而言

Verilog 是采取了 C 说话情势的硬件的抽象，它的素质感化在在描写硬件！它的终究实现成果是芯片内部的现实电路。所以评判一段 HDL 代码的好坏的终究尺度是：其描写并实现的硬件电路的机能。包罗面积和速度两个方面。评价一个设计的代码程度较高，仅仅是说这个设计是由硬件想 HDL 代码这类表示情势的转换加倍流利、公道。而一个设计终究机能，在更年夜水平上取决在设计工程师所构思的硬件实现方案的效力和公道性。（HDL 代码仅仅是硬件设计的表达情势之一）

初学者，单方面寻求代码的整洁、简短，是毛病的。是与 HDL 的尺度各走各路的。准确的编码方式，起首要做到对所需实现的硬件电路成竹在胸，对该部门的硬件的布局和毗连十分清楚，然后再用恰当的 HDL 语句表达出来便可。

别的，Verilog 作为一种 HDL 说话，是分条理的。系统级 -- 算法级 -- 寄放器传输级 -- 逻辑级 -- 门级 -- 开关级。

构建优先级树会耗损年夜量的组合逻辑，所以假如可以或许利用 case 的处所，尽可能利用 case 取代 if.....else......

3. 系统原则

系统原则包括两个条理的寄义：更高层面上看，是一个硬件系统，一块单板若何进行模块破费和使命分派，甚么样的算法和功能合适放在 FPGA 里面实现，甚么样的算法和功能合适放在 DSP，CPU 里面实现，和 FPGA 的范围估算数据接口设计等。具体到 FPGA 设计就要对设计的全局有个宏不雅上的公道放置，好比时钟域，模块复用，束缚，面积，速度等问题。在系统上模块的优化最为主要。

一般来讲及时性要求高，频率快的功能模块合适 FPGA 实现。而 FPGA 和 CPLD 比拟，更合适实现范围较年夜，频率较高、寄放器较多的设计。利用 FPGA/CPLD 设计时，应当对芯片内部的各类底层硬件资本，和可用的设计资本有一个较深入的熟悉。好比 FPGA 一般触发器资本丰硕，CPLD 的组合逻辑资本加倍丰硕。FPGA/CPLD 通常为由底层可编程硬件单位，BRAM，布线资本，可设置装备摆设 IO 单位，时钟资本等组成。底层可编程硬件单位一般由触发器和查找表构成。Xilinx 的底层可编程硬件资本较 SLICE，由两个 FF 和 2 个 LUT 组成。Altera 的底层硬件资本叫 LE，由 1 个 FF 和 1 个 LUT 组成。

利用片内 RAN 可以实现单口 RAM，双口 RAM，同步、异步 FIFO，ROM，CAM 等经常使用单位模块。

一般的 FPGA 系统计划的简化流程

4. 同步设计原则

异步电路

电路的逻辑焦点是用组合逻辑电路实现。好比异步的 FIFO/RAM 读写旌旗灯号，地址译码等电路。电路的首要旌旗灯号、输出旌旗灯号等其实不依靠在任何一个时钟性旌旗灯号，不是由时钟旌旗灯号驱动 FF 发生的。

异步时序电路的最年夜错误谬误是轻易发生毛刺。在结构布线后仿真和用逻辑阐发仪不雅测现实旌旗灯号时，这类毛刺特别较着。

同步时序

电路的焦点逻辑用各类各样的触发器实现

电路的首要旌旗灯号、输出旌旗灯号都是由某个时钟沿驱动触发器发生出来的。

同步时序电路可以很好的避免毛刺。结构布线后仿真，和用逻辑阐发仪采样现实工作旌旗灯号都没有毛刺。

是不是时序电路必然比异步电路利用更多的资本呢？

从纯真的 ASCI 设计来看，年夜约需要 7 个门来实现一个 D 触发器，而一个门便可实现一个 2 输入与非门，所以一般来讲，同步时序电路比异步电路占用更年夜的面积。（FPGA/CPLD 中分歧，首要是由于单位块的计较体例）

若何实现同步时序电路的延时？

异步电路发生延时的一般方式是插入一个 Buffer，两级与非门等。这类延时调剂手段是不合用同步时序设计思惟的。起首要明白一点 HDL 语法中的延时节制语法，是行动级的代码描写，经常使用在仿真测试鼓励，可是在电路综合是会被疏忽，其实不能启动延时感化。

同步时序电路的延时通常为经由过程时序节制完成的。换句话说，同步时序电路的延时被当作一个电路逻辑来设计。对比力年夜的和非凡按时要求的延时，一般用高速时钟发生一个计数器，经由过程计数器的计数节制延迟；对比力小的延时，可以用 D 触发器打一下，这类做法不但仅使旌旗灯号延时了一个时钟周期，并且完成了旌旗灯号与时钟的初度同步，在输入旌旗灯号采样和增添时序束缚余量中利用。

同步时序电路的时钟若何发生？

时钟的质量和不变性直接决议着同步时序电路的机能。

输入旌旗灯号的同步

同步时序电路要求对输入旌旗灯号进行同步化，假如输入数据的节奏和本级芯片的处置时钟同频，而且成立连结时候匹配，可以直接用本级芯片的主时钟对输入数据寄放器采样，完成输入数据的同步化。假如输入数据和本级芯片的处置时钟是异步的，特殊是频率不匹配的时辰，则要用途理时钟对输入数据做两次寄放器采样，才能完成输入数据的同步化。

是否是界说为 Reg 型，就必然综合成寄放器，而且是同步时序电路呢？

谜底的否认的。Verilog 中最经常使用的两种数据类型 Wire 和 Reg，一般来讲，Wire 型指定书数据和网线经由过程组合逻辑实现，而 reg 型指定的数据纷歧定就是用寄放器实现。

5. 乒乓操作

乒乓操作是一个经常利用在数据流节制的处置技能。

数据缓冲模块可觉得任何的存储模块，比力经常使用的存储模块为双口 RAM(DPRAM),单口 RAM（SPRAM），FIFO 等。在等一个缓冲周期，将输入的数据流缓存到数据缓存模块 1，在第二个缓冲周期，经由过程输入数据流选择单位，将输入的数据流缓存到数据缓冲模块 2. 乒乓操作的最年夜特点是，经由过程输入数据选择单位和输出数据选择单位，进交运算和处置。把乒乓操作模块当做一个整体，站在两头看数据，输入数据和输出数据流都是持续不竭的，没有任何搁浅，是以很是合适对数据流进行流水线式处置。所以乒乓操作经常利用在流水线式算法，完成数据的无缝缓冲和处置。

乒乓操作的第二个长处是可以节俭缓冲区空间。好比在 WCDMA 基带利用中，1 帧是由 15 个时隙构成的，有时需要将 1 整帧的数据延时一个时隙后处置，比力直接的方式就是将这帧数据缓存起来，然后延时一个时隙，进行处置。这时候缓冲区的长度为 1 帧的数据长，假定数据速度是 3.84Mb/s，1 帧 10ms，此时需要缓冲区的长度是 38400bit，假如采取乒乓操作，只需界说两个缓冲 1 时隙的数据 RAM，当向一个 RAM 写数据时，从另外一块 RAM 读数据，然后送处处理单位处置，此时每块 RAM 的容量仅需 2560bit，2 块加起来 5120bit 的容量。

奇妙的应用乒乓操作，还可以到达低速模块处置高速数据流的结果。

6. 串并转换 7. 流水线操作

流水线处置是高速设计中一个经常使用的设计手段。假如某个设计的处置流程分为若干步调，并且全部数据处置是单流向的。则可以斟酌采取流水线设计方式提高系统的工作频率。

其根基布局为：将恰当划分的 n 个操作步调单流向串连起来。流水线操作的最年夜特点和要求是，数据在各个步调的处置，从时候上是持续的，假如将每一个操作步调简化假定为一个经由过程 D 触发器（就是用寄放器打一个节奏），那末流水线操作就近似一个移位寄放器组，数据流顺次流经 D 触发器，完成每一个步调的操作。流水线设计时序图以下：

流水线设计的要害在在，全部设计时序的公道放置。要求每一个操作步调的划分公道。假如前级操作时候刚好等在后级操作时候，设计最为简单，前级的输出直接汇入后级的输入便可。假如前级操作时候年夜在后级操作时候，则需要进行恰当缓存。假如前级操作时候小在后级操作时候，则必需经由过程复制逻辑，将数据流分流，或在前级对数据采取存储、后处置的体例。不然会造成后级数据的溢出。

8. 数据接口的同步方式

数据接口的同步在 FPGA/CPLD 设计中一个常见问题。良多设计工作不不变都是源在数据接口的同步问题。

输入输出的延时不成测，或可能有变更，若何完成数据的同步？

对数据延迟不成测或变更，就需要成立同步机制。或用一个同步使能，或同步唆使旌旗灯号。别的使数据经由过程 RAM 或 FIFO 的存取，也能够到达数据同步的目标。

把数据寄存在 RAM 或 FIFO 的方式以下，将上级芯片供给的数据随路时钟作为写旌旗灯号，将数据写入 RAM 或 FIFO，然后利用本级时钟的采样时钟（通常为数据处置的主时钟），将数据读出来便可。这类做法的要害是数据写入 RAM 或 FIFO 要靠得住，假如利用同步 RAM 或 FIFO，就要求有一个与数据延迟相对关系固定的随路唆使旌旗灯号。

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